本实验基于SystemVerilog HDL设计并实现单周期MIPS处理器MiniMIPS32，实验目的包括熟悉MIPS指令集、掌握单周期处理器设计方法及功能验证。处理器采用32位数据通路、小端模式，支持lw、sw、addu等10条指令，采用哈佛结构分离指令与数据存储器。设计划分为控制单元、寄存器文件、ALU等6个子模块，实现取指、译码、执行、访存、写回功能。通过6个测试用例进行功能验证，包括仿真测试和远程FPGA硬件平台验证，测试结果正确，LED指示灯显示绿色成功状态。实验完整实现了单周期MIPS处理器的硬件设计与验证流程。

本实验基于SystemVerilog设计报纸自动贩售机，旨在掌握有限状态机设计方法及三段式建模技术。实验在Windows/Ubuntu系统、Vivado 2018.2及远程FPGA云平台完成。设计核心为有限状态机，支持5分与1角投币，实现15分报纸售卖功能，包含合法投币组合判断、已付款/找零显示（4位七段数码管）、成功后LED亮10秒等。系统由计时器模块（使能时钟生成、边沿检测、10s计数）、状态机核心（定义IDLE、PAID5等状态，实现投币逻辑与输出控制）、二进制转BCD IP模块及7段数码管动态扫描模块（1KHz扫描）构成。通过单元测试与顶层仿真验证各模块功能，实现投币、计费、显示及状态转换的完整逻辑。

本次实验旨在掌握基于Vivado的数字逻辑电路设计流程，熟练使用SystemVerilog HDL的行为建模与结构建模方法，并通过远程FPGA硬件云平台完成功能验证。实验环境为Windows/Ubuntu系统、Vivado 2018.2及远程FPGA平台。核心内容包括：基于74LS138（3-8译码器）和74LS139（2-4译码器）集成电路模块，通过结构化建模设计五人多数表决器电路；同时采用行为建模直接实现表决器功能。实验流程涵盖代码编写、行为仿真、综合实现、比特流生成及远程硬件验证，最终成功实现表决逻辑。总结指出结构化建模设计存在一定难度，行为建模相对基础，需进一步提升工具操作熟练度。